验证系列部分 6:系统维基录断言基础 Verification Series Part 6 : SystemVerilog Assertions Basics

现今,将声明纳入设计核查是常见的,可以对照设计规格核实RTL行为。
Verilog、SystemVerilog、用于核查RTL的紫外线、紫外線等,在核查代码中增加这些说法有助于快速追踪虫子。
使用SV的主张而不是基于 Verilog 的行为检查的主要好处是简单化地执行复杂的序列,从而在基于 Verilog 的代码中花费大量的时间和精力。
系统虚拟的断言有一套有限的操作员,因此学习它们并不困难,但选择一个符合设计规格的特定操作员要经过多年的经验。
将透过一系列例子, 建立正确主张策略的基础,
立即发货、推迟即时主张、最后推迟即刻主张和同时发货,这是核查设计行为的一项守则。
设计的全面核查基本上包括时间和非时间领域的核查。
SV 即时和递延指控使我们能够核查非临时区域的设计功能,同时指控使我们能够核实时间区的设计。